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【2h】

Statistical timing for parametric yield prediction of digital integrated circuits

机译：用于数字集成电路的参数成品率预测的统计时序

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Jess, JAG Jochen; Kalafala, K; Naidu, SR Srinath; Otten, RHJM Ralph; Visweswariah, C;
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年度 2006
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1. Statistical Timing for Parametric Yield Prediction of Digital Integrated Circuits [J] . Jess J.A.G., Kalafala K., Naidu S.R., IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems . 2006,第期

机译：统计时序用于数字集成电路的参数良率预测
2. Adjacency criticality: a simple yet effective metric for statistical timing yield optimisation of digital integrated circuits [J] . Ebrahimipour Seyed Milad, Ghavami Behnam, Raji Mohsen Circuits, Devices & Systems, IET . 2019,第7期

机译：邻接临界度：一种简单但有效的度量标准，用于数字集成电路的统计时序良率优化
3. Statistically based parametric yield prediction for integrated circuits [J] . Gibson D.S., Poddar R. IEEE Transactions on Semiconductor Manufacturing . 1997,第4期

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4. Statistical timing for parametric yield prediction of digital integrated circuits [C] . J. A. G. Jess, K. Kalafala, S. R. Naidu, Conference on Design automation . 2003

机译：用于数字集成电路的参数成品率预测的统计时序
5. Power and Timing Driven Optimal Gate, Clock Buffer and Clock Wire Sizing in High Performance Digital Integrated Circuits [D] . Farshidi, Amin. 2016

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6. Classification and prediction of milk yield level for Holstein Friesian cattle using parametric and non-parametric statistical classification models [O] . Hend Radwan, Hadeel El Qaliouby, Eman Abo Elfadl 2020

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7. Statistical Timing for Parametric Yield Prediction of Digital Integrated Circuits [O] . J. A. G. Jess, K. Kalafala, S. R. Naidu, 2003

机译：统计时序用于数字集成电路的参数良率预测
8. Timing Faults in Digital Logic Circuits [R] . Reddy, S. M. 1993

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